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SUMMARY:Arquitectura híbrida de TDC en FPGA: una solución eficiente en r
 ecursos para medidas de tiempo de alta precisión
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DESCRIPTION:Speakers: Diego Real Mañez (IFIC)\, David Calvo (IFIC)\, Mari
 o Manzaneda ()\, Iván Burriel ()\, Alberto Moreno ()\nLa medida precisa d
 el tiempo es un reto clave en numerosas aplicaciones científicas y tecnol
 ógicas\, especialmente cuando se busca escalar a un gran número de canal
 es sin comprometer recursos de hardware. En este trabajo presentamos una n
 ueva arquitectura de Time-to-Digital Converter (TDC) implementada en FPGA\
 , diseñada para maximizar la eficiencia en el uso de lógica manteniendo 
 una resolución subnanosegundo. El diseño combina un contador de fases mu
 lticiclo con elementos de retardo configurables de la propia FPGA\, lo que
  permite mejorar la resolución con un coste mínimo en recursos lógicos.
 \n\nLa implementación en un dispositivo Xilinx Artix-7 alcanza una resolu
 ción de ~416 ps y una precisión de trigger de 186 ps r.m.s.\, con excele
 nte linealidad. Todo ello se logra utilizando apenas unas centenas de LUTs
  y registros\, lo que convierte la propuesta en una alternativa muy atract
 iva frente a TDCs convencionales. Además\, se muestran resultados prelimi
 nares en una FPGA Ultrascale\, que ponen de manifiesto la escalabilidad de
  la arquitectura y su potencial para sistemas con gran número de canales.
 \n\nhttps://indico.ific.uv.es/event/8166/contributions/28381/
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